Tiempo (time)

Tipos de datos Verilog

Tiempo (time)

El tiempo es una cantidad de 64-bit que puede utilizarse en combinación con la tarea de sistema $time para almacenar el tiempo de simulación.

time no está soportado en síntesis y, por lo tanto, se utiliza sólo para fines de simulación.

Sintaxis

time time_variable_list;

Ejemplo

time c; 
c = $time; // c = tiempo de simulación actual`

Registro (reg)