module test_counter;
  reg clk_t, rst_t;
  wire [7:0] count_t;

  // conexión implícita:
  counter  #(5,10)  dut(clk_t, rst_t, count_t);

  /* conexión explícita:
  counter  #(5,10)  dut(.count(count_t),
                        .clk(clk_t),
                        .rst(rst_t));
  */
  //...
endmodule // test_counter