module ffd_tb;
reg clk, reset, a, ce;                     // Estímulos
wire c;                                    // Salida

dffr  dut (clk, reset, a, ce, c);          // Modelo bajo pruebas

always #100  clk = ~clk;                   // Reloj

initial begin
// Inicialización
  reset = 1'b1;
  clk = 1'b0;
  a = 1'b0;
  ce = 1'b0;
  @(negedge clk) reset = 1'b0;              // reset
  @(negedge clk) reset = 1'b1;
  @(negedge clk)
     ce = 1'b1;                             // pongo el ce
     a = 1'b1;
  @(negedge clk);
  @(posedge clk) #10 ce = 1'b0;             // cambio el dato
  @(posedge clk) #1000 $finish;             // se acabó
end

endmodule // ffd_tb