module dffrs
(input clk, reset, reset_syn, a, ce
 output reg c);

always @(posedge clk or negedge reset)
if (!reset) c = 0;
else begin
  if (reset_syn) // reset síncrono activo a nivel alto
    c = 0;
  else if (ce)
    c = a;
end

endmodule // dffrs